Según el canal de YouTube High Yield, AMD estaría pasando de las interconexiones entre chiplets basadas en SERDES a una tecnología de interconexión en paralelo, denominada "sea of wires", enrutada a través del fan-out y la capa de redistribución RDL. Los primeros indicios de este cambio se mostraron en las fotos de las APUs Strix Halo. Las muestras dejaban ver una superficie rectangular donde debería estar el fan-out, al tiempo que el bloque SERDES que solía estar en los bordes del CCD estaba ausente.
Estos cambios dan a entender que AMD estaría tratando de probar interfaces de conectividad entre chiplets en paralelo en vez de serializar las comunicaciones, lo cual supone aumentar la latencia, así como incrementar el consumo energético. Dando el salto a cables en paralelo más cortos, AMD podría aligerar la carga de trabajo en el PHY. Además. se libera el área ocupada por el bloque SERDES, lo cual permitiría a los chiplets estar más cerca, mejorando la señalización en las conexiones entre ellos.
Hay retos que tienen que ser superados, como los relacionados con la integridad de la señal, la disipación de calor o los procesos de fabricación, que precisan del trabajo coordinado de los equipos de diseño de los chiplets y del packaging. Si AMD consigue llevar esta tecnología a los Zen 6, se podrían conseguir mejoras de rendimiento por Vatio y de latencia muy importantes.
