Durante la conferencia IEDM el gigante TSMC ofreció un repaso completo de su hoja de ruta donde resume sus diferentes nodos y tipos de encapsulado de nueva generación. Los avances en los nodos, que son las reducciones de nanómetros, permiten bajar el tamaño de los transistores y aumentar la densidad de estos, y los avances en empaquetados también son importantes porque abren la puerta a diseños heterogéneos.
La hoja de ruta de TSMC confirma que la compañía espera llegar a los 100.000 millones de transistores entre 2025 y 2027 con las integraciones de núcleo monolítico, y que estas utilizarán el nodo de 2 nm de la compañía, así como nuevos materiales en los canales, litografía EUV, ESL de óxido de metal y otros cambios importantes. Para esa franja, los diseños 3D heterogéneos habrán alcanzado o superado los 500.000 millones de transistores en un único empaquetado.
Un único empaquetado puede contener varios chiplets, y algunos de ellos pueden estar apilados en 3D, esas son las claves que harán que sea posible alcanzar un nivel de transistores tan alto con los diseños 3D heterogéneos. Para 2030 se producirá otro salto enorme tanto en diseños monolíticos como en diseños 3D heterogéneos.
TSMC utilizará en ese año los nodos A14 y A10, que estarán ya en el límite teórico del silicio. Con ambos espera alcanzar la barrera de los 200.000 millones de transistores en diseños de núcleo monolítico y el billón de transistores en diseños 3D heterogéneos.
La imagen es interesante también porque muestra la evolución que se ha vivido con los diferentes nodos y tipos de integración, pasando de configuraciones de varios millones a miles de millones.
