Hace un par de semanas empezaron a salir rumores más precisos sobre las novedades que incluirá la arquitectura Zen 5 de AMD, una arquitectura que según la compañía está diseñada partiendo de cero "from the ground up" y por lo tanto con mejoras notables que deberían hacerse notar.
En esa noticia aprendimos que el nombre en clave de Zen 5 es el de Nirvana y se destacaban varias mejoras principales como son la mejora de rendimiento y eficiencia, cambios en el pipeline del front-end y "wide issue", integración de IA y optimizaciones en Machine Learning.
Ahora en WCCF Tech se hacen eco de lo que filtra AdoredTV, quien ya ha realizado varias filtraciones acerca de las arquitecturas de AMD y que ahora nos trae información acerca de las mejoras que recibirá Zen 5 en sus distintas memorias caché.
Aparentemente la caché L3 sufrirá un importante cambio arquitectónico, algo que no es nuevo dentro de la familia Ryzen y que en anteriores saltos se ha ido mejorando y eso se ha notado claramente. Nos comentan que inicialmente con la arquitectura Zen cada CCD contaba con hasta dos CCX de cuatro núcleos, ahí cada CCX sólo tenía acceso a 16 MB de caché del total de 32 MB de caché L3 del CCD. Con la llegada de Zen 3 se reestructuraron los CCX para que tuviesen acceso a toda la caché L3 del CCD, así hasta 8 núcleos podían compartir la misma cache en una conectividad tipo anillo.
Según AdoredTV con Zen 5 se introducirá otra organización de la caché en algo que bautizan como "Ladder" y que aún no sabemos cómo traducirlo en español puesto vendría a ser en forma de escalera. Esta nueva conectividad u organización de la caché ayudaría a reducir la latencia entre núcleos que implicaba el diseño en forma de anillo reduciendo así los cuellos de botella que hay dentro de cada CCD.
Arriba vemos una imagen ilustrativa para entender el nuevo diseño aunque ya mencionan que aún no tienen clara la cantidad de caché L3 por lo que debemos quedarnos con la idea.
Otro aspecto que se va a renovar es el de la caché L2 y aquí las cosas son más sencillas pero menos claras. Con Zen 1 hasta Zen 3 la caché L2 por núcleo era de 512 KB, con Zen 4 se aumentó a 1 MB por núcleo y con Zen 5 habrá otro aumento de caché L2, como mínimo se volvería a duplicar pero podría llegar hasta los 3 MB.
Según AdoredTV se están probando chips distintos con dos y tres MB de caché L2 respectivamente, en la misma imagen vemos que 2 MB de caché L2 implican un aumento de IPC alrededor del 4% en multihilo, mientras que con 3 MB el aumento de IPC subiría hasta el 7%. En cambio en monohilo el aumento de caché se notaría muy poco y tendríamos un incremento de apenas un 1%. Se señala que este aumento de caché no implicaría un aumento de latencias.
De la imagen de arriba no terminamos de entender esa suma que aparece entre las dos cantidades de caché L2, y de hecho tampoco dan una explicación de porqué AMD está probando chips de 2 y de 3 MB de caché por lo que ahí se abre la puerta a la especulación y podemos pensar que están buscando el punto óptimo o, por otro lado podríamos estar ante pruebas de núcleos distintos como sería el caso de Zen 5 y Zen 5c, de hecho con Zen 4c se especula que la cantidad de caché L2 sea mayor que con Zen 4 a cambio de reducir frecuencias.
Normalmente el tema de la caché es algo que explica de forma transparente AMD cuando es el momento oportuno, así que tarde o temprano sabremos la veracidad de estos rumores así como las mejoras esperadas y los motivos concretos de estos ajustes.
