Se ha dejado ver una foto de un procesador AMD EPYC Genoa. Es la primera que muestra los 12 chiplets en un formato SP5. Posiblemente, se trate de un prototipo no funcional, pero ilustra bien cómo está hecho este procesador.
Tenemos 96 cores como máximo y hasta 192 hilos en el modelo más "top". Habrá varios SKUs con cores deshabilitados. No por tener 12 chiplets se asegura que haya 96 cores activos.
Cada CCD Zen4 tiene una superficie de 72 mm2, que son 8 mm2 menos que el de los Zen3 "EPYC Milan". El silicio dedicado a I/O es más pequeño con 397 mm2 frente a los 416 mm2 de las CPUs EPYC Zen 3. AMD no tiene problema encajando 6 chiplets en cada lateral del chip I/O considerando que el packaging SP5 LGA 6096 es un 37% mayor que el SP3.
SP5 es compatible con hasta 12 canales de memoria DDR5 y la interfaz PCIe Gen 5. Las CPUs EPYC 7004 llegarán a finales de año aunque los primeros clientes ya las están recibiendo para pruebas.
| RUMORED AMD EPYC Processor Series Specifications |
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| VideoCardz | 7001 “Naples” | 7002 “Rome” | 7003 “Milan”
7003 “Milan-X” (*) | 7004 “Genoa” | 7004 “Bergamo” | 7005 “Turin” |
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| Launch | 2017 | 2019 | 2021 | 2022 | 2022 | 2023/2024 |
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| Architecture | 14nm Zen | 7nm Zen2 | 7nm Zen3 | 5nm Zen4 | 5nm Zen4c | Zen5 |
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| Socket | SP3 (LGA4094) | SP3 (LGA4094) | SP3 (LGA4094) | SP5 (LGA-6096) | SP5 (LGA-6096) | SP5 (LGA-6096) |
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Modules/ Chiplets | 4xCCD | 8xCCD + 1xIOD | 8xCCD + 1xIOD | 12xCCD + 1xIOD | 12xCCD + 1xIOD | TBC |
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| Max Cores | | | | | | |
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| Max Clock | | | | TBC | TBC | TBC |
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| L2 Cache Per Core | 0.5 MB | 0.5 MB | 0.5 MB | 1 MB | TBC | TBC |
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| L3 Cache Per CCX | 8 MB | 8 MB | 32 MB / 96 MB (*) | 32 MB | TBC | TBC |
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| Memory Channels | | | | | | |
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| Memory Support | | | | | | |
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| PCIe Lanes | | | | | TBC | TBC |
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| Max cTDP | | | | | TBC | |
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