En el apartado anterior hablábamos de los Vatios y su importancia en este duelo ARM vs x86. X86. Parte de la clave está en que, con x86, parte de los Vatios que usa el procesador se usan para realizar la conversón de CISC a RISC.
Si tenemos Vatios de sobra, pues todo bien: en 120 W de TDP, usar 10 para convertir CISC a micro-ops no se va a notar, pero si trabajamos con 7 Vatios, la cosa cambia. Y mucho. En x86, además, se han ido introduciendo instrucciones específicas para manejar largas cadenas de bits en contextos SIMD (Single Instruction Multiple Data) que suponen ocupar ingentes cantidades de recursos de procesador, como es el caso de las famosas AVX-512 de Intel, tan criticadas por Linus Torvalds.
foto: Las instrucciones CISC SIMD como AVX-512 de Intel son eficientes, pero condicionan el diseño de los procesadores, y su uso se complica con TDPs reducidos.
AVX-512 hace que el procesador deje de usar las velocidades de reloj “turbo”, precisamente porque el uso que hace del hardware es tan intenso, que de no hacerlo así, la temperatura subiría por encima de los valores seguros y entraríamos en “corte”. Si todas las instrucciones que se ejecutan fueran AVX-512, genial, la aceleración neta es apreciable. Pero si hay instrucciones “convencionales” en la pipeline, se ejecutarán a la velocidad de reloj “base”, perdiendo la ventaja competitiva del “turbo”.
Además, para más Inri, arquitecturas como Lakefield, con una estructura de computación heterogénea, con cores Sunny Cove Intel Core y cores Tremont (Atom) usando tecnología de empaquetamiento Foveros 3D y nodo de 10 nm, no pueden ejecutar instrucciones AVX-512. Tampoco los Alder Lake-S serán compatibles con este tipo de instrucciones “avanzadas”. Linus Torvalds, sin ir más lejos, es partidario de erradicar este tipo de instrucciones y dedicar los transistores que se usarían para su implementación en mejorar la eficiencia u otros elementos de los procesadores actuales.
Cuestión de Vatios
Así pues, ARM permite aprovechar los recursos de CPU de un modo lineal desde TDPs de apenas dos o tres Vatios, hasta centenares de Vatios en los procesadores para estaciones de trabajo, pasando por los 15 Vatios de procesadores como los A12X Bionic de las tabletas iPad Pro de Apple o los previsibles 15 Vatios de los portátiles MacBook Pro de 13’’ que vendrán con los A14 Bionic.
Sin embargo, Intel funciona bien hasta unos 15 W de TDP, pero por debajo, una parte significativa de los Vatios se van en la parte de la conversión CISC a RISC, dejando una parte pequeña para la ejecución de los programas propiamente dichos. El problema puede estar en que la parte de recursos que se necesitan para la conversión CISC a RISC es más o menos constante, de modo que, a medida que tenemos menos presupuesto de Vatios para usar, la parte que podemos dedicar a ejecutar programas es progresivamente menor mientras que la de conversión CISC a RISC ocupa la mayor parte de los recursos.
Foto: Intel tiene que dedicar parte de sus transistores a realizar la conversión CISC a RISC. ARM no, al ser directamente una arquitectura RISC. Por debajo de 45W de TDP, ARM juega con ventaja.
Es decir, se observa un comportamiento no lineal del rendimiento. Por debajo de ciertos límites, el rendimiento cae de un modo incompatible con el uso de los equipos. En un benchmark como Kribibench sobre un portátil con un Core i7 Skylake U, modificando la frecuencia de funcionamiento desde 400 MHz hasta 2.700 MHz (su frecuencia base), vemos que para frecuencias bajas (bajo consumo) el rendimiento es muy bajo, comprometiendo la experiencia de uso de los equipos. En ARM, incluso con TDPs pequeños, el rendimiento de partida es suficientemente bueno como para que no se aprecie ralentización, al tiempo que al aumentar el TDP se obtienen rendimientos equiparables a los de x86, cuando no superiores cuando la arquitectura se dimensiona para TDPs de portátiles, como se está viendo con ARM en los equipos Mac.
ARM permite arquitecturas heterogéneas
Una ventaja de ARM frente a x86, al menos hasta que ha llegado Lakefield o cuando lleguen los Alder Lake-S, es la compatibilidad con arquitecturas heterogéneas. Decir que es compatible con arquitecturas heterogéneas supone, en la práctica, que un procesador ARM puede usar cores Cortex-A76 y Cortex-A55 al mismo tiempo. Los primeros son los de alto rendimiento y los segundos son los eficientes. De este modo, ARM puede “no matar moscas a cañonazos” y usar cores con una arquitectura más simple para tareas que no requieren, por ejemplo, de un paralelismo exigente, o que pueden funcionar a frecuencias de reloj más bajas.
Intel también está trabajando en procesadores heterogéneos. Lakefield, sin ir más lejos, combina un core Sunny Cove “big” y cuatro cores Tremont que son una evolución de Atom. Emplea la tecnología de “apilamiento” Foveros de Intel, para combinar diferentes componentes de silicio en un mismo packaging, tal y como sucede, por ejemplo, con algunos procesadores AMD y sus chiplets. El resultado es un “SoC” con cores x86 de alto rendimiento como es el Sunny Cove, y cores x86 de bajo rendimiento como son los Tremont.
Foto: Intel ya usa arquitecturas heterogéneas en sus procesadores Lakefield, con un core de alto rendimiento y cuatro cores Atom “eficientes”. Alder Lake será la arquitectura que oficialice esta filosofía.
El ”problema”, o uno de ellos, es que por el camino se pierde la compatibilidad con instrucciones como AVX-512, introducidas por Intel como un método para realizar operaciones complejas de coma flotante “de una vez”. Alder Lake es la arquitectura heterogénea nativa de Intel, prevista para 2021, con cores de alto rendimiento Golden Cove y eficientes Gracemont. Golden Cove es la sucesora de Willow Cove en los Rocket Lake-S y Gracemont es la arquitectura sucesora de Tremont. Para la iGPU se tendrá a los gráficos Intel Xe.
En ARM, combinar cores de diferentes arquitecturas es consustancial a su propia esencia, y es una estrategia que lleva usándose desde 2011 con gran éxito y que no solo es válido para su aplicación en smartphones y tabletas, sino también en equipos portátiles y de sobremesa
